1965年4月19日，时任仙童半导体公司研究开发实验室主任的摩尔应邀为《电子学》杂志35周年专刊写了一篇观察评论报告，题目是：“让集成电路填满更多的元件”。摩尔应这家杂志的要求对未来十年间半导体元件工业的发展趋势作出预言。他的原话是这样说的：“最低元件价格下的复杂性每年大约增加一倍。可以确信，短期内这一增长率会继续保持。”[阅读全文]

单晶硅硅锭

晶圆

CPU的制造是一项极为复杂的过程，当今世上只有少数几家厂商具备研发和生产CPU的能力。CPU的发展史也可以看作是制作工艺的发展史。几乎每一次制作工艺的改进都能为CPU发展带来最强大的源动力，无论是Intel还是AMD，制作工艺都是发展蓝图中的重中之重。要了解CPU的生产工艺，我们需要先知道CPU是怎么被制造出来的。让我们分几个步骤学习CPU的生产过程。[阅读全文]

早期的微处理器都是使用0.5微米工艺制造出来的，随着CPU频率的增加，原有的工艺已无法满足产品的要求，这样便出现了0.35微米以及0.25微米工艺，不久以后，0.18微米、0.13微米以及90纳米制造的处理器产品也相继面世。而光刻蚀中的每一步刻蚀都是一个复杂而精细的过程，设计每一步过程的所需要的数据量都可以用10GB的单位来计量，而且制造每块处理器所需要的刻蚀步骤都超过20步。制作工艺对于光刻蚀的影响十分巨大，这也就是CPU制造商疯狂追求制作工艺的最终原因。

这项技术对于所用光的波长要求极为严格，需要使用短波长的紫外线和大曲率的透镜，刻蚀过程还会受到晶圆上的污点的影响。每一步刻蚀都是一个复杂而精细的过程，设计每一步过程的所需要的数据量都可以用10GB的单位来计量，而且制造每块处理器所需要的刻蚀步骤都超过20步。如果把每一步刻蚀的电路图放大若干倍后，其复杂程度甚至要比整个纽约市包括郊区的地图还要复杂，上面包括几亿甚至几十亿个晶体管的门电路。要把如此复杂的门电路分毫不差的刻在一块仅有100平方毫米的硅片上，其复杂程度实在是难以想象。

我们通常所说的CPU纳米制作工艺并非是加工生产线，实际上指的是一种工艺尺寸，代表在一块硅晶圆片上集成所数以万计的晶体管之间的连线宽度。按技术述语来说，也就是指芯片上最基本功能单元门电路和门电路间连线的宽度。以90纳米制造工艺为例，此时门电路间的连线宽度为90纳米。我们知道，1微米相当于1/60头发丝大小，经过计算我们可以算出，0.045微米（45纳米）相当于1/1333头发丝大小。可别小看这1/1333头发丝大小，这微小的连线宽度决定了CPU的实际性能，CPU生产厂商为此不遗余力地减小晶体管间的连线宽度，以提高在单位面积上所集成的晶体管数量。采用45纳米制造工艺之后，与65纳米工艺相比，绝对不是简单地令连线宽度减少了20纳米，而是芯片制造工艺上的一个质的飞跃如今最新的45纳米制造工艺可以在不增加芯片体积的前提下，在相同体积内集成多将近一倍的晶体管，使芯片的功能得到扩展。毫无疑问，信位宽度越小，晶体管的极限工作能力就越大，这也意味着更加出色的性能。对于Core架构的Intel处理器而言，更高的主频有着很大的意义，而且新的制作工艺令集成更多缓存变得轻而易举。

早期芯片内部都是使用铝作为导体，但是由于芯片速度的提高，芯片面积的缩小，铝线已经接近其物理性能极限，所以芯片制造厂商必须找出更好的能够代替铝导线的新的技术，这便是我们常说的铜导技术。铜导线与铝导线相比，有很大的优势，具体表现在其导电性要优于铝，而且电阻小，所以发热量也要小于现在所使用的铝，从而可以有效地提高芯片的稳定性。

可以很明显地看出来，每次提高制作工艺都能够让主频大幅度提升，而二级缓存的容量也几乎是以倍增的方式来回报更先进的制作工艺。提升制作工艺意味着巨额的资金投入，改造一条芯片生产线往往需要花费数十亿美金，如果没有庞大的财力，将无法完成这样的任务。然而任何产业都是高投入带来高回报，一旦彻底掌握先进的制作工艺，CPU等产品的制造成本也能下降，反而带来更大的盈利空间。对于同样晶体管规模的半导体芯片，新工艺意味着更小的核心面积，而芯片的制造成本与核心面积的平方基本成正比。

制作工艺对于CPU微处理器的重要性不言而喻，无论是提高主频还是集成更多的缓存又或是改进新的核心，这些都需要更为强大的制作工艺作为支撑。一代又一代的微处理器发展史几乎可以看作是制作工艺的发展史。进入90纳米时代之后，业界一度停止发展的脚步，其中晶体管漏电便是主要原因之一。如果无法彻底解决这一问题，那么今后微处理器的发展之路将会布满荆棘。

我们通常所说的CPU纳米制作工艺并非是加工生产线，实际上指的是一种工艺尺寸，代表在一块硅晶圆片上集成所数以万计的晶体管之间的连线宽度。按技术述语来说，也就是指芯片上最基本功能单元门电路和门电路间连线的宽度。以90纳米制造工艺为例，此时门电路间的连线宽度为90纳米。CPU生产厂商不遗余力地减小晶体管间的连线宽度，以提高在单位面积上所集成的晶体管数量。但是，晶体管连线宽度的降低最终容易导致晶体管体积过小，此时也就是我们所说的“漏电”问题。以当前的晶体管生产工艺，如果体积太小，那么很有可能在“关闭”状态下仍然是通电的，这样就会带来绝对不可接受的电路错误。

晶体管漏电所带来的危机不仅仅是电路错误。随着芯片中晶体管数量增加，原本仅数个原子层厚的二氧化硅绝缘层会变得更薄进而导致泄漏更多电流，随后泄漏的电流又增加了芯片额外的功耗。事实上，不仅仅是90纳米制作工艺遇到晶体管漏电的难题，65纳米和45纳米工艺更是面临艰巨的挑战。尽管晶体管漏电会导致芯片电路错误，但是当漏电现象控制在一定范围内之时，其实并不影响CPU的整体工作。不过可以肯定的是，晶体管漏电至少造成明显的功耗提升，这不仅仅是晶体管本身带来额外的发热量，还包括CPU为了解决信号模糊问题而不得不提高的核心电压。

我们可以发现，从0.13微米到0.09微米，不少CPU并未降低核心电压，其中一部分原因就是为了解决晶体管漏电问题。可是，当CPU电压无法降低之时，其功耗是很难得到控制的，最典型的例子莫过于AMD Athlon 64。同样是Socket 754接口的0.09微米工艺，移动平台的炫龙通过1.0V电压可以实现25W TPD功耗，而桌面平台的Athlon 64却高达62W。尽管这其中有工作主频和核心步进之间的区别，但是造成如此大的差距，核心电压的因素绝对不可忽视。至于Intel的Pentium D，在改用65纳米工艺之后，核心电压和功耗均未明显下调。毫无疑问，未来CPU的制作工艺改革必须建立在降低工作电压的基础上，而这也逼迫CPU厂商通过其它途径来解决晶体管漏电问题。　

进入45纳米时代之后，此时所面临的挑战更为艰巨。晶体管漏电至少造成明显的功耗提升，这不仅仅是晶体管本身带来额外的发热量，还包括CPU为了解决信号模糊问题而不得不提高的核心电压。为此，Intel在其45纳米工艺中融合了高介电薄膜（High-K Dielectrics）和金属门集成电路，有效解决了这场漏电危机。尽管最新的制作工艺还没有余地来解决高功耗问题，但是Intel将会在新处理器上推出被称为“Deep Power Down”的技术，实现更低的C6节电状态。新的C6状态可以将处理器的核心电压降至其所采用制程技术的极限，在该状态下除了降低处理器核心频率以外还将会关闭所有的高速缓存。在这种情况下，其功耗非常低，并且将会在新一代 Penryn处理器上得到应用。