服务器&存储
2007-11-02 04:31    文章来源：网界网

不断进步的CPU生产工艺

作者：pcself

3、CPU制造工艺前进方向

在现有常规工艺的支撑下，CPU很难再向前发展，并且遇到越来越多的障碍，接下来讨论CPU的继续发展方向。

目前存在着两种泄漏电流：首先是门泄漏，这是电子的一种自发运动，由负极的硅底板通过管道流向正极的门；其次是通过晶体管通道的硅底板进行的电子自发从负极流向正极的运动。这个被称作亚阈泄漏或是关状态泄漏(也就是说当晶体管处于“关”的状态下，也会进行一些工作)。这两者都需要提高门电压以及驱动电流来进行补偿。这种情况自然的能量消耗以及发热量都有负面的影响。

现在让我们回顾一下场效应晶体管中的一个部分——在门和通道之间的绝缘二氧化硅(silicon dioxide)薄层。这个薄层的作用就相当于一个电子屏障，用途也就是防止门泄漏。很显然，这个层越是厚，其阻止泄漏的效果就越好。不过还要考虑它在通道中的影响，如果我们想要缩短通道(也就是减小晶体管体积)，就必须减少这个层。在过去的10年中，这个薄层的厚度已经逐渐达到整个通道长度的1/45。目前，处理器厂商们正在做的是使这个层越来越薄，而不顾随之增加的门泄漏。不过这个方式也有它的限度，Intel的技术员说这个薄层的最小厚度是2.3纳米，如果低于这个厚度，门泄漏将急剧增大。这也是摩尔本人提到的“漏电率快速上升”而制约摩尔定律继续前进。

到目前为止，处理器厂商还没有对亚阈泄漏做什么工作，不过这一情况很快就要改变了。操作电流和门操作时间是标志晶体管性能的两个主要参数，而亚阈泄漏对两者有不小的影响。为了保证晶体管的性能，厂商们不得不提高驱动电流来得到想要的结果。这点在主板的供电系统和电源规范中有明显体现，我们也可以理解为什么越来越多的供电和散热规范是Intel等CPU厂商提出的。

（1）SOI技术

在所有的解决方案中，SOI(Silicon on Insulator，绝缘层上覆硅)看上去最有前景。关键很其实现很简单：晶体管通过一个更厚的绝缘层从硅晶元中分离出来。

这样做具有很多优点：首先，这样在晶体管通道中就不会再有不受控制的电子运动，也就不会对晶体管电子特性有什么影响；其次，在将阈值电压加载到门电路上后，驱动电流出现前通道电离的时间间隔也减小了，也就是说，晶体管“开”和“关”状态的切换性能提高了，这可是晶体管性能的第二大关键性能参数；同时在速度不变的情况下，我们可以也可以降低阈值电压，或是同时提高性能和降低电压。

举个例子来说，如果阈值电压保持不变，性能可以提高30%，那么如果我们将频率保持不变而将注意力集中在节能性上，那么我们也可以节省大约50%的能耗。此外，在晶体管本身可以处理各种错误时(比如空间例子进入通道进行电离)，通道的特性也变得容易预计了。而SOI不足在于必须减小晶体管漏极/源区域的深度，而这将导致晶体管阻抗的升高。同时，SOI技术也意味着晶体管的成本提高了10%。

（2）Low K互连层技术

关于功耗和漏电问题，还有一个大家耳熟能详的技术就是Low K互连层。

在集成电路工艺中，有着极好热稳定性、抗湿性的二氧化硅一直是金属互联线路间使用的主要绝缘材料。随着互联中导线的电阻（R）和电容（C）所产生的寄生效应越来越明显，低介电常数材料替代传统绝缘材料二氧化硅也就成为集成电路工艺发展的又一必然选择。

这里的“K”就是介电常数，Low K就是低介电常数材料。Low K技术最初由IBM开发，当时的产业大背景是——随着电路板蚀刻精度越来越高，芯片上集成的电路越来越多，信号干扰也就越来越强，所以IBM致力于开发、发展一种新的多晶硅材料。IBM声称，Low K材料帮助解决了芯片中的信号干扰问题。而Intel的目的是使用低介电常数的材料来制作处理器导线间的绝缘体。这种Low K材料可以很好地降低线路间的串扰，从而降低处理器的功耗，提高处理器的高频稳定性。
下表为几种材料的相对介电常数：

材料/比较项目 Low k SiO2+CVD * SiO2  High k
相对介电常数 2.50 3.80 4.50 25.00

* SiO2 +CVD 代表等离子CVD方法制造的材料

在技术应用中，Low K材料最先出现在ATi的9600XT中。CPU方面，Prescott是Intel第一款使用7层带有Low K绝缘层的CPU，同时使用了Carbon-Doped Oxide（CDO）(最新的低介电常数CDO绝缘体)绝缘体材料，减少了线到线之间的电容，允许提高芯片中的信号速度和减少功耗。

Low K目前最大缺点是实际应用效果不明显，需要新的材料的介入，比如从有机材料领域寻求发展。Low K材料的开发速度可以说是空前迅猛的，前景光明，不过还是需要注意一些老问题，比如工艺不成熟、铜互连技术缺陷还有良品率问题等。此外目前的Low K材料可靠性还不高，不很耐高温并且比较脆弱，nVidia就已经指出Low K材料的易碎性。

（3）应变硅技术

晶体管的结构也将有所改变。不过不是在数量上，通道的长度将从60nm下降到50nm，而其他东西则保持不变。实际上其他的东西都是由通道长度决定的，不论是晶体管的速度还是大小。为了保证有利因素发挥同时减小负面因素，Intel会在应变硅(Strained silicon)以及新型的铜和含碳二氧化硅互连的低温介电体上使用开始使用90纳米技术。这个氧化物薄层非常的薄，仅有1.2纳米厚，完全符合上面提到的厚度为通道长度的1/45，却超过了Intel自己宣称的2.3纳米的极限值。

应变硅的使用目的和二氧化硅层相反，它是作为电子的屏蔽出现的，在其下的通道则是电子由发射端到接受端的路径，电流越高，电子运动就越容易，速度也越快。通道一般是用硅制成的，不过在使用应变硅之后，就需要将原子拉长，那么电子在通过稀疏的原子格时遇到的阻抗就大大下降。Intel宣称只需将硅原子拉长1%，就可以提高10-20%的电流速度，而成本只增加了2%。

（4）Terahertz晶体管与High K & DST

在未来Intel会怎样继续发展下去呢？首先，他们一定会榨干硅晶体管的最后一分“油水”，将其称作Terahertz晶体管(Terahertz就是1THz，也就是1000GHz)。目前Intel已经做出了15纳米晶体管的样品，很显然这种晶体管将带来巨大的功耗、发热量和电流泄漏，如果没有什么技术改进就毫无实用价值。

做出Terahertz晶体管首先需要使用不同的原料，因为他们决定了晶体管的基本特性。二氧化硅作为门和通道之间的绝缘层已经不适合，而需要用到Intel称为高K门电介质(High K gate Dielectric)的材料，Intel宣布已经完成了对High-K金属门电路晶体管技术的研发。这种材料对电子泄漏的阻隔效果是二氧化硅的10000倍。这项技术也通常被简写为“High K”技术，我们有必要做简单了解。High K的全称应该是High K金属门电路晶体管技术，它是由Intel负责研发的下一代CMOS晶体管的门电路部分。它采用高介电常数的材料，以达到更高的单个晶体管容量。容量大则意味着转换周期短，这意味着晶体管速度将更快，同时功耗比传统的CMOS晶体管降低很多，Intel说的100倍不会是夸张，在现有工艺水平前提下功率可能只会有20-80倍的降低，但是在45nm技术运用后，100倍以上决对有可能！这意味着采用High-K材料晶体管的处理器，在发热量方面将有很大优势。

第二个关键是称为耗尽型衬底晶体管(depleted substrate transistor，DST)的技术，实际上就是SOI技术的变形。Intel一直对SOI技术抱着怀疑的态度，如果没有什么重要的理由他们是不会使用这项技术的。Intel认为使用完全耗尽的通道没有任何好处，这个通道会变得非常的小，大约10纳米左右，这是很难制造的，同时也因为发射端和接受端的距离减小急剧提高了外接晶体管的阻抗。

因此DST技术就被推出了，相比SOI技术其做了一些改动来消除它的主要缺点，通道非常的短，同时也做了完全贫化处理。在一定的控制下驱动电流可以立即在门(晶体管门)通过，并不会电离在绝缘层下通道的任何部分。另外，这样也可以表现出虚拟通道增长的效果，从而体现出浮点晶体管的特性。

不过这只相当于在一个通常的SOI晶体管上使用了完全耗尽通道，主要的问题仍然是外接晶体管陡然增加的阻抗上。所以，Intel不会让通道的长度影响到DST晶体管上的漏极和接受端的长度。Intel通过降低关状态电压有效的将产品工作电压降到了1.0V以下，并表示可以在2010年达到0.6V。

上面技术的两项技术，（High k）高k门电介质和（DST）耗尽型衬底晶体管就是为了适应Intel的Terahertz晶体管而开发的，Intel宣称其可以做出32纳米的晶体管(15nm的通道长度)，0.75V电压和1THz运行频率。

（5）来自AMD的努力

AMD也在HiP8中使用SOI技术，而不像Intel那样只准备用在1000Ghz的晶体管上。从理论上来讲，这样做同时也会伴随着晶体管外部阻抗上升到一个目前无法接受的程度。不过AMD已经做好的准备，我们很快就讲见到更快频率的晶体管。从以往的经验我们可以知道，新的晶体管将使得性能增加20%，同时还将降低泄漏电流和门极宽度。

AMD也在计划着未来，他们计划用高K值的金属硅酸盐(metal-silicate)绝缘材料取代目前的二氧化硅，这样将使得泄漏电流下降100倍，而不像Intel说的可以达到10000倍。

同时，AMD还计划使用SiGe(锗化硅)来取代纯粹的硅作为驱动电流的通道，和Intel在90纳米制程上采用的应变硅有些类似。不过下面这个物理现象将不能忽视：硅晶格会根据下面的元素的晶格调整自己(在这里就是锗了)，并将延展一些。根据IBM的说法，这样潜在的阻抗将会比普通的硅下降70%，而晶体管性能将提高35%。

1  2  3  4  5  6  
责任编辑：张鑫

文章评论

发表评论
查看全部
评论加载中...请稍后

精彩专题